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开芯院采用芯华章P2E硬件验证平台加速RISC-V 验证

2025-07-18 12:00:27

【导语】近日，系统级验证EDA解决方案提供商芯华章科技与北京开源芯片研究院宣布，双方携手基于芯华章的P2E硬件验证系统，共同探索出适用于RISC-V架构的高效验证方法学。该方案预期将显著提升验证效率，有效解决RISC-V CPU设计验证中面临的用例运行时间长和调试难度大等挑战。此次合作不仅为RISC-V处理器验证提供了创新解决方案，还将进一步推动国产RISC-V处理器的发展与产业应用。

开芯院采用芯华章P2E硬件验证平台加速RISC-V 验证

近日，系统级验证 EDA 解决方案提供商芯华章科技与北京开源芯片研究院（以下简称 “开芯院”）宣布，双方基于芯华章的P2E 硬件验证系统双模验证平台，共同探索出适用于 RISC-V 架构的高效验证方法学。该方案基于开芯院昆明湖四核设计，预期实现倍数级的效率提升，解决了RISC-V CPU设计在验证中用例运行时间长和调试难度大的双重挑战。

以传统方式进行复杂的RISC-V处理器设计验证，往往会面临如下挑战：

Prototyping （原型验证）平台负责大量软件测试、性能分析等，但软件测试作为 CPU 子系统的主力验证方法，会遇到 RTL 设计问题，Prototyping平台由于自身的调试能力问题导致调试效率较低；

Emulation（硬件仿真）平台负责 CPU 指令集级别随机验证、初始软件测试版本构建和(hé)深(shēn)度(dù)问(wèn)题(tí)调(diào)试(shì)，但(dàn)由(yóu)于(yú)Prototyping 和(hé) Emulation 平(píng)台(tái)的(de)验(yàn)证(zhèng)环(huán)境(jìng)的(de)差(chà)异(yì)，可(kě)能(néng)导(dǎo)致(zhì) Emulation 平(píng)台(tái)无(wú)法(fǎ)复(fù)现(xiàn)问(wèn)题(tí)，Emulation 运(yùn)行(xíng)速(sù)率(lǜ)低(dī)导(dǎo)致(zhì) case 运(yùn)行(xíng)时(shí)间(jiān)过(guò)长(zhǎng)。

因(yīn)此(cǐ)，开(kāi)发(fā)一(yī)套(tào)针(zhēn)对(duì) RISC-V 架(jià)构(gòu)的(de)高(gāo)效(xiào)验(yàn)证(zhèng)方(fāng)法(fǎ)学(xué)迫(pò)在(zài)眉(méi)睫(jié)。

芯(xīn)华(huá)章(zhāng)的(de)P2E 硬(yìng)件(jiàn)验(yàn)证(zhèng)系(xì)统(tǒng)集成(chéng)了(le)原(yuán)型(xíng)验(yàn)证(zhèng)和(hé)硬(yìng)件(jiàn)仿(fǎng)真(zhēn)双(shuāng)模(mó)式(shì)，依(yī)托(tuō)自(zì)主研(yán)发(fā)的(de)一(yī)体(tǐ)化(huà) HPE Compiler，支(zhī)持(chí)芯(xīn)片(piàn)设(shè)计(jì)的(de)自(zì)动(dòng)综(zōng)合(hé)、智(zhì)能(néng)分(fēn)割(gē)、优(yōu)化(huà)实(shí)现(xiàn)和(hé)深(shēn)度(dù)调(diào)试(shì)。该(gāi)平(píng)台(tái)基(jī)于(yú)统(tǒng)一(yī)芯(xīn)片(piàn)、硬(yìng)件(jiàn)和(hé)软(ruǎn)件(jiàn)，实(shí)现(xiàn)了(le)硬(yìng)件(jiàn)仿(fǎng)真(zhēn)和(hé)原(yuán)型(xíng)验(yàn)证(zhèng)的(de)无(wú)缝(fèng)集成(chéng)，能(néng)有(yǒu)效(xiào)缩(suō)短(duǎn)芯(xīn)片(piàn)验(yàn)证(zhèng)周(zhōu)期(qī)，已(yǐ)在(zài)获(huò)得(de)国(guó)内(nèi)外(wài)众(zhòng)多(duō)头(tóu)部(bù)芯(xīn)片(piàn)设(shè)计(jì)厂(chǎng)商(shāng)的(de)广(guǎng)泛(fàn)采用(yòng)。

针(zhēn)对(duì) CPU 设(shè)计(jì)验(yàn)证(zhèng)的(de)双(shuāng)重(zhòng)挑(tiāo)战(zhàn)，芯(xīn)华(huá)章和开芯院充分利用 P2E双模能力，开发出一套高效、全面的验证方法学：

基于相同的验证环境，同样的编译流程，相同的硬件平台，同时构建 Prototyping DB 和 Emulation DB，确保了不同平台之间差异最小；验证工程师在 Prototyping DB 运行测试用例，一旦遇到深层问题，切换到 Emulation DB 实施硬件调试；Emulation DB 提供灵活(huó) Trigger 和全信号可视的能力，为深层调试提供保障。

2025 年 7 月 11 日，本次合作的研究成果发布，基于昆明湖四核设计，在相同的验证环境下，同时产生 Prototyping 和 Emulation 双 DB，其中 Prototyping 性能达到 9.2MHz，Emulation 性能为 5.2MHz。Emulation 平台开启 Massive Probe 功能，添加 230万条信号用于 Core 的调试，并添加 Dynamic Trigger 功能用于高速定位出错的时间点。

此外，此次探索完全基于芯华章昭睿FusionFlex云(yún)平(píng)台(tái)进(jìn)行(xíng)部(bù)署(shǔ)和(hé)调(diào)试。从对 RISC-V 感兴趣的设计公司角度来看，这极大简化了 RISC-V IP 的评估成本，设计公司直接登录云平台即可实施评估；从开芯院角度而言，更多的用户在线体验和测试也有助于 RISC-V IP 更快地收敛和成熟。

开芯院研究院副院长唐丹表示：“RISC-V 生态的繁荣离不开高效的验证技术支持。与芯华章的合作，能够充分整合双方资源，有望为 RISC-V 验证方法学带来新的突破，进一步提升我国在开源芯片领域的技术竞争力。”

芯华章联合CEO谢仲辉表示：“此次与开芯院的合作，是芯华章在推动国产 EDA 技术与开源芯片生态融合发展道路上的重要一步。我们希望通过双方的共同努力，能够为 RISC-V 处理器的验证难题提供创新解决方案，助力 RISC-V 架构在更多领域实现广泛应用。”

随着合作的深入开展，芯华章与开芯院将持续分享研究成果，推动相关技术在行业内的应用与推广，为国产RISC-V 处理器的研发与产业发展贡献力量。